お問い合わせを送信いただきありがとうございます!当社のスタッフがすぐにご連絡いたします。
予約を送信いただきありがとうございます!当社のスタッフがすぐにご連絡いたします。
コース概要
RISC-Vアーキテクチャの基礎とエコシステム概要
RISC-V ISAの状況と業界での採用
- オープンISAの哲学とRISC-V Internationalによる標準化の状況
- RISC-Vの思考モデル:ロードストアアーキテクチャ、レジスタファイル、バイトオーダー
- ARM、x86、POWERとの比較:ヘテロジニアスコンピューティングアーキテクチャにおけるトレードオフ
- エコシステムの成熟度評価:SiFive、T-Head、Western Digital、および成長するオープンソースシリコンコミュニティ
- 標準化されたインターフェース:RISC-V Privileged ISA、マシンソフトウェア抽象化レイヤー(MSBL)
メモリモデルとABI準拠
- 特権なしアーキテクチャ仕様:CSRマップ、例外処理、メモリ階層
- クロスプラットフォームバイナリ移植性のためのRV32I / RV64I命令セットとABI準拠
- マルチプロセッサシステム向けのメモリオードリング規則とバリア命令
RISC-Vアセンブリプログラミングとコンパイラツールチェーン
低レベル命令プログラミング
- 基本整数命令(I)、乗除算(M)、アトミック操作(A)の拡張子
- 32ビットおよび64ビットRISC-Vターゲット向けのビット数対応プログラミング戦略
- 組み込みおよびリアルタイムソフトウェアシステム用の呼び出し規則とスタックフレーム管理
コンパイラツールチェーンの習熟
- RISC-V向けクロスコンパイルのためのLLVMベースのコンパイラツールチェーン:Clang、LLVM、Binutils
- ベアメタルおよびRTOS環境向けのリンカスクリプト、セクション、メモリレイアウト設定
- コンパイラインストリック、最適化レベル、プロファイル駆動型コードチューニング
- オープンソースツールチェーン開発ワークフロー:カスタムGCC/Clangツールチェーンのビルド、テスト、パッケージング
組み込みシステム開発とリアルタイムオペレーティングシステム
ベアメタルおよびRTOSプログラミング
- RISC-V向けのRustシステムプログラミング:ゼロコスト抽象化、安全でないメモリ管理、ベアメタル開発
- No-Std環境:カスタムリンカ、デバイスドライバー開発、メモリマップドI/O
- RISC-Vターゲット用のZephyr RTOSおよびBuildroot BSP開発
- 周辺機器インターフェース:GPIO、I2C、SPI、UART、DMAコントローラプログラミング
パワーとパフォーマンスの最適化
- クロックゲーティング、パワードメイン管理、低消費電力モードの最適化
- シミュレーションプロファイラおよびハードウェアパフォーマンスカウンターを用いたサイクル精度の高いパフォーマンス分析
- 安全重要なアプリケーション向けのリアルタイム割り込みレイテンシのチューニング
RISC-V用のLinuxカーネルおよびブートローダー開発
ブートファームウェアおよびブートローダーエコシステム
- OpenSBI(SBI仕様実装):ブートローダーファームウェア開発
- RISC-V上のUEFI/EDK II:現代のファームウェアブートスタック開発
- RISC-Vシングルボードコンピュータ向けのCorebootおよびU-Boot移植
Linuxカーネルの統合
- RISC-Vメインラインカーネルへの貢献:デバイスツリーオーバーレイ、CPUトポロジ、割り込みコントローラ(AIA)ドライバー開発
- カスタムSoCプラットフォーム向けのベンダーBSP開発およびカーネル設定
- RISC-Vホストシステム上のファイルシステムサポート、ネットワークスタック、コンテナ化サポート(Docker、Kubernetes)
RISC-V SoC設計およびFPGAプロトタイピング
マルチコアSoCアーキテクチャと統合
- RISC-Vマルチコアプロセッサ向けのオンチップネットワーク(NoC)設計手法
- Axi4/CHIキャッシュ整合性とプロセッサ間通信プロトコル
- オープンソースIPの統合:OpenCores、ChIPSフレームワーク、およびベンダーRTLコンポーネント
- バスマトリックス設計とメモリコントローラの統合(DDR、SRAM、eMMC、PCIe)
FPGAベースのプロセッサプロトタイピング
- RISC-Vコア(例:BOOM、VexRiscv、PULP)のFPGA合成および実装
- SystemVerilogアサーション(SVA)およびUVMベースの機能検証手法
- RISC-Vコア検証のための形式検証ツールおよびプロパティベーステスト
RISC-Vベクター拡張とドメイン固有アクセラレーション
RVV(RISC-V Vector)拡張子の詳細
- ベクターロード/ストア、ベクター融合乗算加算(VFMA)、および行列計算の加速
- ワークロード最適化SIMD実行のための可変長ベクター操作(VL、VLEN)
- DSPおよびMLワークロード向けのベクタマスク操作、セグメント制御、データ型の柔軟性
カスタムDSPおよびドメイン固有命令設計
- カスタム拡張子とCBARベースのオペランドインターフェースを通じたドメイン固有アクセラレータの設計
- カスタム命令生成とコード出力のためのコンパイラフロントエンド修正
- プロダクションSoCでのアクセラレータ統合のためのハードウェア-ソフトウェア分割戦略
RISC-V上のAI加速とエッジマシンラーニング
RISC-Vプロセッサ向けのNPU設計と統合
- ニューラル処理ユニットアーキテクチャ:シリコティックアレイ、テンソルコア、オンチップAI加速のための重み圧縮
- RISC-V上でのエッジ展開向けモデル量子化技術(INT8、INT4、FP8)
- フレームワーク互換性:RISC-Vターゲット上のTensorFlow Lite Micro、ONNX Runtime、PyTorch Edge
AIワークロードのヘテロジニアスコンピューティング
- リアルタイム推論パイプラインのためのRISC-VホストCPUとAIアクセラレータNPUのコデザイン
- メモリサブシステムの最適化:MLモデル重みおよびアクティベーションのHBM/DDR帯域幅管理
- エッジAI推論システム向けの熱および電力予算策定
RISC-V上のハードウェアセキュリティと機密性のあるコンピューティング
物理メモリ保護と信頼実行環境
- 物理メモリ保護(PMP)およびページテーブルウォーカーのセキュリティメカニズム
- RISC-V向けのセキュアエンクレ/TEEアーキテクチャ:OP-TEE統合、SEVクラスの信頼実行環境
- ブートチェーンセキュリティ:トラストオブルーツ、セキュアブート、および測定された起動アテステーション
暗号化アクセラレーション
- RISC-V暗号化拡張子(Zk、Zkr、K拡張子):SHA、AES、RSA、RSA-PSS、ECCの加速
- 次世代RISC-Vプロセッサ向けのポスト量子暗号(PQC)統合
- サイドチャネル攻撃対策技術:定時間プログラミング、マスキング、およびハードウェア乱数生成器
高度なカスタムアーキテクチャおよびISA拡張子設計
ドメイン固有アーキテクチャとカスタム命令拡張子
- ISA拡張子設計手法:エンコーディング、エンコーディングテーブル、ABI影響分析、およびRISC-V International仕様書への提出プロセス
- オペランドディスパッチ用のCBAR(カスタムベースアドレスレジスタ)付きカスタムレジスタファイル設計
- カスタム拡張子向けの命令パイプライン化、ハザード検出、およびパイプライン修正
カスタムアーキテクチャ修正の検証とサインオフ
- カスタム拡張子用のテストベンチ設計:ディレクトド対制約乱数刺激生成
- アーキテクチャ修正のための回帰テストフレームワークおよびカバレッジ駆動型検証
- 相互運用性テスト:確立されたABI制約内でカスタム命令が機能することの確認
安全重要な自動車用RISC-Vアプリケーション
機能的安全性および自動車規格準拠
- RISC-V自動車プロセッサ向けのISO 26262機能安全性準拠
- RISC-VシリコンIP向けのASIL-Q分類および安全マニュアル開発
- 安全重要なRISC-Vシステム向けの決定論的割り込み処理、ロックステップコアペア、メモリ保護
産業用リアルタイムおよびエッジコンピューティングアプリケーション
- RISC-Vマルチコアプラットフォーム上でのIEC 61508 SIL準拠と決定論的スケジューリング
- RISC-Vを用いた産業用IoTゲートウェイ開発:接続性、エッジ分析、およびOTAファームウェア更新システム
最終プロジェクト:エンドツーエンドのRISC-Vシステム開発
フルライフサイクルプロジェクト
- アーキテクチャ仕様:特定のユースケース向けのISA拡張子およびコア構成設計
- SystemVerilogでのRTL実装、UVMテストベンチ、および形式検証カバレッジ
- FPGAプロトタイピング、ブートファームウェア開発、およびベアメタルドライバースタックの統合
- カスタムRISC-Vコア向けのLinux BSPおよびツールチェーンのカスタマイズ
- AIワークロードの展開:NPU統合、モデル量子化、パフォーマンスベンチマーク
- セキュリティ検証:PMP強制適用、セキュアブート、暗号化アクセラレーションベンチマーク
- 技術アーキテクチャドキュメント、IP戦略分析、およびクロスファンクショナルチームによるプレゼンテーション
21 時間
お客様の声 (2)
トレーナーの説明とインタラクティブな指導は本当に素晴らしかったです。私自身はおそらく経験が足りなかったかもしれませんが、それでも多くのことを学ぶことができました!
Pieter Bruynseels - Spot Buy Center BV
コース - Design Patterns
機械翻訳
私たが使用したプラットフォームは本当に使いやすくて気に入りました。 TypeScriptのセクション、特に名前空間とモジュールに関する部分が気に入りました。
Robert - DB Global Technology
コース - JavaScript - Advanced Programming
機械翻訳